110 中山資工所考古題詳解｜硬體考點分析

題型與配分

全卷 2 頁、4 大題、100 分，考試時間 100 分鐘，不可使用計算機，卷面名稱為問答申論題。

第 4 題 40 分是 106 到 115 年單題配分最高的題目。

第 1 題：五個單選（10%）

題目都是單選題，卷面要求說明沒有選的選項的理由。

• 1.1（2%）｜電腦有 128 MB 記憶體，每個 word 8 bytes，定址任一個 word 至少需要幾位元，選項 8、16、24、32 位元
• 1.2（2%）｜TLB miss 時，下列哪個敘述為真：資料一定不在 cache、一定不在 main memory、CPU 無法取得所需資料的 physical address、CPU 必須立刻送出存取 main memory 的要求
• 1.3（2%）｜Snoopy coherence protocol：收到 bus 上對本地 cache block 資料的 write miss 或 read miss 訊號時是否要 invalidate、Snoopy 協定是否為 atomic 操作、是否適用於單核系統
• 1.4（2%）｜cache miss：compulsory miss 的定義、coherence miss 是否只發生在多核系統、block 非常大時 miss rate 是否下降、提高 associativity 是否降低 compulsory miss
• 1.5（2%）｜cache 設計：multi-word cache 與 set-associative cache 在相同 entry 數下需要的 tag 位元數、loop interchange 能否降低 miss rate、way prediction 能否降低 miss penalty、cache 存取 pipelining 是否提高 bandwidth

第 2 題：單核 CPI 與雙核加速比（30%）

處理器 base CPI 為 1.0（所有參考都在 primary cache hit），clock 5 GHz，main memory 存取時間 100 ns（含所有 miss 處理），primary cache 每個指令的 miss rate 2%。

• 2.1（10%）｜這個單核處理器只有一層 cache 時的 CPI
• 2.2（20%）｜把 CPU core 數從 1 個增加到 2 個，其他設計不變，假設 60% 的指令必須循序執行，估計新架構的 speedup

第 3 題：GPU 的吞吐量（20%）

GPU 有 10 個 SIMD 處理器，每道 SIMD 指令寬度為 32，每個 SIMD 處理器有 8 條 lane 處理 single precision 算術與 load/store 指令，也就是每道沒有分歧的 SIMD 指令每 4 個週期產生 32 個結果。某個 kernel 的 divergent branch 使平均 80% 的 thread 是活躍的，所有執行的 SIMD 指令中 70% 是 single precision 算術、20% 是 load/store，因為不是所有記憶體延遲都被掩蓋，平均 SIMD 指令發射率為 0.85，GPU clock 1.5 GHz，求這個 kernel 在這顆 GPU 上的 throughput（GFLOP/sec）。

第 4 題：記憶體階層設計（40%）

你是系統工程師，要設計包含一顆 CPU、一或兩層 cache、main memory 與硬碟的 memory hierarchy。三種 cache 層級的設計政策：

• 政策 1：只有 L1，使用 2-way associativity
• 政策 2：L1 為 direct-mapped，L2 為 2-way set associative
• 政策 3：L1 與 L2 都是 2-way set associative

每一層 cache 內嵌一個 TLB，main memory 內嵌一個 page table（不需要額外記憶體存放 TLB 與 page table）。規格：

• 32 位元機器，base CPI 1.0，clock 5 GHz
• 每個 cache block 是單一 word
• L1 cache 可存 8 KB 資料，L2 cache 可存 16 KB 資料
• 頁大小為 2¹² bytes
• TLB 與 page table 需要額外一個 dirty bit（實作 write-back）、一個 reference bit（近似 LRU replacement）、一個 valid bit（判斷 hit 或 miss）
• L1 與 L2 的 TLB entry 數分別是 10 與 20，page table 有 30 個 entry，TLB 與 page table 都採用 fully associative

• 4.1（10%）｜page table、L1 的 TLB 與 L2 的 TLB 各需要多少位元
• 4.2（10%）｜(a) 5% L1 cache 採用 2-way set associative 時需要的位元數 (b) 5% L2 cache 採用 2-way set associative 時需要的位元數
• 4.3（20%）｜不考慮資料傳輸時間，L2 cache 的存取時間為 5 ns、main memory 為 100 ns、硬碟為 1 µs，都包含所有 miss 處理。L1 與 L2 之間的傳輸時間忽略，main memory 與最低層 cache 之間、以及與硬碟之間的傳輸時間都是 50 ns。TLB 放在最低層 cache，資料請求進來時一定先存取 TLB，TLB miss 要花 10 ns 處理 exception。使用 direct-mapped 時，L1 cache 與其內嵌 TLB 的 miss rate 都是 2%，L2 cache 與其內嵌 TLB 的 miss rate 都是 0.5%；使用 2-way 時，L1 與其 TLB 都是 1%，L2 與其 TLB 都是 0.1%；main memory 的 miss rate 是 0.1%。製造時每種記憶體每個位元要花 0.01 美元。同時考慮系統效能與製造成本，對客戶提出設計建議，包含建議幾層 cache、每一層用哪一種映射方式

作答時要注意的地方

1. 第 1 題要說明沒有選的選項的理由，這個要求只有 110 年有。
2. 第 4 題 40 分，占全卷四成，分成 4.1（10）、4.2（10）、4.3（20）。
3. 第 4.3 題要同時考慮效能與製造成本，題目沒有給兩者的加權方式。
4. 第 2.1 題的 main memory 存取時間以 ns 給，clock 以 GHz 給。
5. 卷面名稱是問答申論題，全卷不可使用計算機。

準備方向

• 位址位元數與 TLB（110 第 1.1、1.2、4.1 題），108 第 4.4 題、109 第 1、4 題、111 第 1.2、2、3.4 題、113 第 7 題、114 第 2 題也有。
• Snoopy 與 cache coherence（110 第 1.3 題），112 第 5 題的 sequential consistency 也是多處理器一致性。
• cache miss 的分類與設計（110 第 1.4、1.5 題），111 第 1.4、1.5 題、113 第 6 題、115 第 6.2 題也有 cache 設計。
• CPI 與記憶體 miss（110 第 2.1 題），108 第 2.4 題、109 第 2 題、112 第 1.3 題、113 第 4 題、115 第 1.2、2.1 題也有 CPI。
• Amdahl's Law（110 第 2.2 題），107 第 7 題、108 第 2 題、109 第 3 題、111 第 4.2 題、113 第 1 題、115 第 2.2 題也有。
• GPU throughput（110 第 3 題），113 第 2 題也有，108 第 5.1 題也考 GPU 的 SIMD。
• cache 總位元數與 AMAT（110 第 4 題），108 第 4 題、109 第 6 題、111 第 3、4.1 題、112 第 1.1 題、113 第 5、6 題、115 第 6 題也有。