111 中山資工所考古題詳解｜硬體考點分析

題型與配分

全卷 2 頁、5 題、100 分，考試時間 100 分鐘，不可使用計算機，卷面名稱為問答申論題。

第 1 題：五個觀念問答（10%）

• 1（2%）｜為什麼需要 virtual memory，說明它的優缺點
• 2（2%）｜TLB 通常比 page table 小很多，所以用 fully associative 是好的選擇，如果把 TLB 放大，fully associative 還是好選擇嗎，說明理由
• 3（2%）｜現代系統常用多層 cache，寫入資料時哪一種策略適合維持 cache 一致
• 4（2%）｜multi-word cache 組織與 set-associative 組織的差別，以及各自的優缺點
• 5（2%）｜為什麼 nonblocking cache 能提高 cache bandwidth

第 2 題：4 GB 程式配 2 GB DRAM（30%）

程式需要 4 GB 記憶體空間，系統只配給這個程式 2 GB DRAM，因此要用 virtual memory，頁大小 4 KB，同時採用 write-back 與 LRU replacement。

• 1（10%）｜page table 至少多大
• 2（10%）｜假設系統中的 CPU 隨機存取這個程式的資料（沒有資料 locality），在準穩態下，估計 page fault rate
• 3（10%）｜若系統有 TLB，且在準穩態下 TLB miss rate 為 75%，TLB 至少多大

第 3 題：快取位元數與 TLB、page table（25%）

32 位元處理器，cache 有 16 KB 資料，同樣採用 write-back 與 LRU replacement。

• 1（5%）｜direct-mapped、單字 block 時，總共需要多少位元
• 2（5%）｜direct-mapped、四字 block 時，總共需要多少位元
• 3（5%）｜two-way set-associative、四字 block 時，總共需要多少位元
• 4（5%）｜用 32 位元位址存取 10 個 entry 的 TLB，每頁 4 KB，TLB 多大
• 5（5%）｜承上題，page table 多大

第 4 題：AMAT 與多核（20%）

處理器 clock cycle 1 ns，系統只有一層 cache，所有資料都能在 main memory 找到，miss penalty 20 個 clock cycle，平均 miss rate 5%，cache 存取時間 1 個 clock cycle。有一個程式，其中 40% 的程式碼可以平行執行。

• 1（10%）｜系統的平均記憶體存取時間
• 2（10%）｜要用幾個 core 才能讓這個系統的效能加倍，說明答案

第 5 題：五級 pipeline 與 ALU 設計（15%）

卷上有一張五級 pipeline MIPS CPU 的 datapath 圖（Figure 1），每級要一個 clock cycle 完成，以及下面這段程式（Figure 2）：

sub  $2,  $1, $3
and  $12, $2, $5
or   $13, $6, $2
add  $14, $2, $2
sw   $15, 100($2)

• 1（5%）｜Figure 1 的架構執行 Figure 2 的程式需不需要 stall，若需要要停幾個週期並說明理由，若不需要說明理由
• 2（5%）｜為了支援 Figure 2 的程式，設計 Figure 1 中 ALU 的 minimum viable product（MVP），並畫出 ALU 的架構
• 3（5%）｜能不能把 adder 從第三級移到第二級，若可以說明重新設計的方式，若不行說明理由

作答時要注意的地方

1. 第 2 題 30 分，三個小題各 10 分；第 3 題 25 分，五個小題各 5 分。
2. 第 2.2 題假設 CPU 隨機存取資料，沒有資料 locality。
3. 第 4 題只有一層 cache，程式有 40% 可以平行執行。
4. 第 5 題要依卷上 Figure 1 的 datapath 圖作答。
5. 卷面名稱從 111 年起是「碩士班暨碩士在職專班招生考試」，106 到 110 年是「碩士暨碩士專班」。

準備方向

• virtual memory 與 page table（111 第 1.1、2 題），109 第 1、4 題、113 第 7 題、114 第 2 題也有。
• TLB 的設計與大小（111 第 1.2、2.3、3.4 題），108 第 4.4 題、109 第 4 題、110 第 4.1 題、113 第 7.2 題、114 第 2 題也有。
• cache 組織與寫入策略（111 第 1.3、1.4 題），110 第 1.4、1.5 題、113 第 6 題、115 第 6.2 題也有 cache 設計。
• non-blocking cache（111 第 1.5 題）。
• cache 總位元數的多種組態（111 第 3 題），106 第 5 題、108 第 4.1 到 4.3 題、109 第 6 題、110 第 4.2 題、113 第 5.2 題也有。
• AMAT（111 第 4.1 題），108 第 4.5 題、110 第 4.3 題、112 第 1.1 題、113 第 6.1 題、115 第 6.1 題也有。
• Amdahl's Law（111 第 4.2 題），107 第 7.2 題也問要幾個處理器才能達到指定的 speedup，108 第 2 題、109 第 3 題、110 第 2.2 題、113 第 1 題、115 第 2.2 題也有。
• pipeline hazard 與 forwarding（111 第 5.1 題），106 第 4 題、108 第 3.4 題、114 第 4 題、115 第 5.1 題也有。
• ALU 的設計（111 第 5.2 題）。