108 中山資工所考古題詳解｜硬體考點分析

題型與配分

全卷 3 頁、5 大題、100 分，考試時間 100 分鐘，不可使用計算機，全部是問答申論題。

第 1 題：IEEE754 與定點數（20%）

卷上先給 single precision 與 double precision 的 IEEE 754 格式對照表，包含 zero、subnormal、infinity、NaN 與一般數的判定條件。

• 1.1（2%）｜single precision 格式中零的二進位表示
• 1.2（2%）｜十進位 −0.5 的 single precision 二進位表示
• 1.3（2%）｜single precision 一般數（不含無限大、NaN 與 denormalized number）的最大量值，用 x.xx…x × 2^e 的格式表示
• 1.4（2%）｜single precision 一般數的最小量值（零除外），格式同上
• 1.5（2%）｜single precision denormalized number 的最小量值，格式同上
• 1.6（2%）｜single precision floating point 的可表示範圍
• 1.7（2%）｜相鄰兩個 single precision floating point 的間距是否相同，為什麼
• 1.8（2%）｜32 位元 two's complement fixed-point 數（16 個整數位、16 個小數位）相鄰兩數的間距是否相同，為什麼
• 1.9（2%）｜上述 32 位元 fixed-point 數的可表示範圍
• 1.10（2%）｜兩個 32 位元 fixed-point 數相加通常一個 clock cycle 就能完成，兩個 single precision floating point 相加通常要超過一個週期，為什麼（提示：用 floating point 加減法的運算步驟說明）

第 2 題：效能與 Amdahl's Law（20%）

• 2.1（5%）｜處理器 40% 的執行時間在運算、60% 在等 I/O，換成快 10 倍的新處理器，I/O 所佔比例不變，整體 speedup
• 2.2（5%）｜要用 100 個處理器同時執行達到 80 倍加速，依 Amdahl's Law，序列部分最多佔多少比例
• 2.3（5%）｜32 個處理器的多處理器系統，處理遠端記憶體參考要 200 ns，其他參考都在本地記憶體 hit，處理器遇到遠端要求就 stall，clock 3.3 GHz，base CPI 為 0.5 且所有參考都 hit cache，比較沒有通訊與 0.2% 的指令涉及遠端通訊的效能差異，提示先算新的 CPI，speedup 為兩個 CPI 的比值
• 2.4（5%）｜某運算有 25% 是 floating point 運算，floating point 運算的平均 CPI 為 4.0，其他運算為 1.33，floating point 運算中有 2% 是 floating point 除法，CPI 為 20。兩個設計方案：把 floating point 除法的 CPI 降到 2，或把所有 floating point 運算的平均 CPI 降到 2.5，用處理器效能方程式比較，哪個設計較好，為什麼

第 3 題：五級 pipeline（20%）

標準五級 pipeline IF、ID、EX、MA、WB，各級 critical path 延遲為 20 ns、20 ns、50 ns、40 ns、30 ns。

• 3.1（2%）｜CPU 的最高工作頻率
• 3.2（6%）｜一個只有 100 道指令且沒有 hazard 的運算，throughput、完成執行的總延遲，以及平均 CPI
• 3.3（4%）｜若要把五級合併成四級，以速度為第一優先，最好的設計是什麼，四級設計的最高工作頻率
• 3.4（4%）｜什麼是 data hazard，舉一個 assembly 例子說明一種 data hazard
• 3.5（4%）｜什麼是 super-pipeline，優缺點

第 4 題：快取（20%）

• 4.1（2%）｜資料 16 KB、block 16 bytes、32 位元位址、每個 block 一個 valid bit 的 direct-map cache，總共需要幾個位元（含 tag 與 valid）
• 4.2（2%）｜改成 two-way set-associative cache 的總位元數
• 4.3（2%）｜改成 fully associative cache 的總位元數
• 4.4（4%）｜比較上面三種 cache 設計的優缺點，TLB 通常用哪一種，為什麼
• 4.5（2%）｜AMAT = hit time + miss rate × miss penalty，clock cycle 1 ns、miss penalty 20 個 clock cycle、每個指令的 miss rate 0.05、cache 存取時間（含 hit 偵測）1 個 clock cycle，讀寫 miss penalty 相同，忽略其他寫入 stall，求 AMAT
• 4.6（4%）｜指令 cache miss rate 2%、資料 cache miss rate 4%，處理器沒有記憶體 stall 時 CPI 為 2，所有 miss 的 miss penalty 都是 100 個週期，load 與 store 的頻率為 36%，問相較於永不 miss 的完美 cache，處理器快多少
• 4.7（2%）｜1000 次記憶體參考中，第一層 cache miss 40 次、第二層 cache miss 20 次，L2 到記憶體的 miss penalty 200 個週期、L2 hit time 10 個週期、L1 hit time 1 個週期，求平均記憶體存取時間，提示 AMAT = L1 hit time + L1 miss rate × (L2 hit time + L2 local miss rate × L2 miss penalty)
• 4.8（2%）｜承 4.7，若每個指令 1.5 次記憶體參考，每個指令的平均 stall 週期，提示 = 每指令 L1 miss 數 × L2 hit time + 每指令 L2 miss 數 × L2 miss penalty

第 5 題：綜合觀念（20%）

• 5.1（5%）｜SIMD 的優點，比較一般 CPU 中的 SIMD 與 GPU 中的 SIMD 的差異
• 5.2（5%）｜什麼是 control hazard，提出一個改善 control hazard 造成效能退化的方法
• 5.3（5%）｜CPU 執行運算時 spatial locality 與 temporal locality 的差異，舉兩個程式設計技巧說明
• 5.4（5%）｜什麼是 static multiple issue，什麼是 dynamic multiple issue，比較差異

作答時要注意的地方

1. 全卷 100 分鐘要寫 5 大題 31 個小問，不可使用計算機。
2. 第 1 題的格式表在卷面上，1.3 到 1.5 要求用 x.xx…x × 2^e 的格式寫出。
3. 第 4.7、4.8 題的提示公式在卷面，題目要求用 L2 的 local miss rate。
4. 科目標示為資工系碩士班甲組與乙組，兩組考同一份卷子。

準備方向

• IEEE754 與 floating point 加法（108 第 1 題），115 第 4.2 題也有 floating point 運算。
• CPI 與 Amdahl's Law（108 第 2 題），106 第 3 題、107 第 1、7 題、109 第 2、3 題、110 第 2 題、111 第 4.2 題、112 第 1.3 題、113 第 1、4 題、115 第 1.2、2 題也有。
• pipeline 各級延遲與頻率（108 第 3 題），113 第 3 題也有，107 第 2 題也問五級合併成四級。
• Data hazard 與 control hazard（108 第 3.4、5.2 題），111 第 5 題、114 第 4 題、115 第 5 題也有 hazard，109 第 5 題、112 第 1.3 題、113 第 4 題、114 第 3 題也有分支。
• cache 位元數與 AMAT（108 第 4 題），106 第 5 題、109 第 6 題、110 第 4 題、111 第 3、4.1 題、112 第 1.1 題、113 第 5、6 題、115 第 6 題也有。
• TLB 與 fully associative 設計（108 第 4.4 題），106 第 8 題、109 第 4 題、110 第 4.1 題、111 第 1.2、2.3、3.4 題、113 第 7.2 題、114 第 2 題也有。
• SIMD 與 GPU（108 第 5.1 題），110 第 3 題、113 第 2 題也有。
• 靜態與動態多重發射（108 第 5.4 題），107 第 3 題、109 第 8 題、114 第 6 題也有。