115 台大資工所硬體考點分析

題型與配分

科目：計算機結構與作業系統，題號 275、節次 2，全卷 100 分、6 頁、14 題。用 2B 鉛筆作答於答案卡。試題隨卷繳回。

這是台大硬體十年來形式最單純的一份：全卷只有複選題，沒有單選、沒有申論、沒有手寫。 對照 106–110 的全申論、111–114 的單選複選混合，115 年完全收斂成單一題型。

「整題空白則該題零分」＋「不倒扣」 ⇒ 每一題都必須至少勾一個選項。這個組合從 112 年沿用至今。

後六題（9–14）各 10 分、合計 60 分，前八題合計只有 40 分。時間要押在後半。

前八題（1–8，各 5 分）

• 第 1 題｜針對特定場景的 OS 設計目標——涵蓋 手機、AI 伺服器、安全關鍵系統各自最在意什麼。後兩個選項是同一個觀念的兩種問法：安全關鍵系統（航電、車輛、醫療）在意的是平均效能還是最壞情況
• 第 2 題｜程序與執行緒——涵蓋 同程序的執行緒共享哪些段、各自擁有哪些、兩種切換的成本比較、同步式與非同步式執行緒下父執行緒的行為。最後一項與 114 年第 9 題是同一個考點
• 第 3 題｜虛擬記憶體——涵蓋 純需求分頁的啟動行為、最佳置換為何無法實作、stack property 與 Belady's anomaly 的關係、工作集總和超過頁框數時會發生什麼、區域置換與全域置換的取捨。都是課本的核心敘述，關鍵在能不能一眼看出哪一句被動過手腳
• 第 4 題｜安全——涵蓋 雙模式與位址空間隔離各擋住什麼、MAC 與 DAC 的分界、沙箱的限制應在什麼時候施加、靜態資料加密的作用。MAC 與 DAC 的定義是全題核心（成大 112 年第 1(1) 題也考過）
• 第 5 題｜排程的最佳性——五個選項在三個維度上排列組合：到達時間同不同、搶不搶占、有沒有期限。要記住每一種組合下的最佳演算法，以及最佳性成立的前提條件
• 第 6 題｜兩種 turn 變數解法的臨界區性質：Approach 1 在進入區先寫 turn = i 再等待，Approach 2 只等待。要逐一判斷互斥、progress、bounded waiting 三個要求。要實際推演兩個程序交錯執行的情況，特別是兩邊同時想進入時會發生什麼
• 第 7 題｜ISA 設計原則——涵蓋 加深管線降的是 CPI 還是時脈週期、移除位元組載入／儲存指令對程式碼大小的影響、load/store 架構轉成 memory-register 架構後指令數往哪個方向走、增加架構暫存器數的效果、複雜定址模式對指令數與硬體複雜度的影響。每一項都要回到 時間 = 指令數 × CPI × 週期 去逐項定位
• 第 8 題｜快取衝突模式：int A[8192], B[8192]; 連續配置且對齊快取列，32 KB 直接對映、64-byte 快取列、4-byte 整數。全題的起點是算出陣列 A 的總大小，再跟快取容量比。後續選項分別問改成 2-way 能不能消除衝突、在兩個陣列之間插入間隔（padding）的效果、迴圈交換對這段單層迴圈有沒有意義。padding 那一項要實際把插入的量代進去算，不能看到「插入 padding」就直覺認為衝突被解決了

後六題（9–14，各 10 分）

• 第 9 題（10%）｜LLM 推論的量化與記憶體階層：L1 32 KB/4 cycles、L2 256 KB/12、L3 32 MB 共享/40、主記憶體 64 GB DDR5/200 cycles/50 GB/s；模型 70 億參數；單層權重矩陣 4096×4096。選項問FP16 下單層權重矩陣能不能舒適地放進 L3、從 FP16 量化到 INT4 的頻寬需求變化、記憶體受限時權重精度減半對每秒 token 數的影響、整個 7B 模型用 INT4 能不能放進 L3。每一項都要實際算出大小再跟容量比
• 第 10 題（10%）｜CPU–加速器之間的資料調度：CPU 128 GB DDR5／50 GB/s／2 TFLOPS INT8；NPU 8 GB SRAM／1 TB/s 內部頻寬／400 TFLOPS INT8；互連 PCIe 5.0 x16／50 GB/s。70B 模型 INT8 共 70 GB、80 層、每層 875 MB、每層 1400 億次運算。題目已算出每層 PCIe 傳輸 17.5 ms、NPU 運算只要 0.35 ms。
• 選項問PCIe 傳輸與 NPU 運算的延遲比與瓶頸判斷、量化到 INT4 之後的權重大小與每 token 延遲、權重完全常駐晶片上 SRAM 時的延遲量級、PCIe 頻寬加倍是否讓總延遲「剛好」減半
• 「剛好」這種字眼要特別檢查：總延遲由兩段組成，只改善其中一段時要想清楚總量怎麼變
• 第 11 題（10%）｜RISC-V 六級管線的逐拍計算：級數為 IF／ID／EX／MEM1＋MEM2／WB，分相暫存器檔（前半週期寫、後半週期讀）、2-bit 分支預測器、分支在 EX 級解析、有 BTB。迴圈執行 10 次，預測器初始狀態為「Predict Non-Taken, 11」。要判斷：
• 有／無完整硬體轉送時，第二次迭代與最後一次迭代各要幾個週期
• bne 的預測準確率是否為 90%——要從題目給的初始狀態開始追蹤 2-bit 計數器，不能直接套「只在迴圈出口錯一次」
• MEM 拆成兩級會改變 load-use 需要的停頓數，這是本題的關鍵變化
• 第 12 題（10%）｜雙核心處理器的能耗效率：工作負載 10¹² 道指令、75% 可平行、25% 嚴格序列。處理器 A：3.0 GHz／1.1 V／CPI 1.2／電容 1.2 nF／漏電 500 mW；處理器 B：2.0 GHz／0.9 V／CPI 1／電容 1.0 nF／漏電 400 mW。動態功耗 = C × V² × F。
• (A) 兩顆處理器都有 25% 的「總執行時間」在序列模式。題目給的 25% 是指令比例還是時間比例？（這是 中央 110 年第 8 題同一個陷阱的台大版）
• (B) A 與 B 的漏電能量是否相同
• (C) 2 < Energy(A)/Energy(B) ≤ 2.3 是否成立
• (D) 用 Energy × Delay 當指標時 A 是否比較有效率
• (E) 「雖然 A 的頻率較高，但因 B 的 CPI 較低，所以 B 跑得比較快」——一定要實際算出兩者的每指令時間再比，不能被敘述的語氣帶著走
• 先算出兩顆處理器各自的執行時間（序列段與平行段分開算），後面所有能量相關的選項都建立在這個數字上
• 第 13 題（10%）｜四種檔案配置方式的區塊數比值：區塊 4096 bytes、指標 8 bytes、不准用 FAT。連續配置用 W 塊、無叢集的鏈結配置用 X 塊、2 塊為一叢集的鏈結配置用 Y 塊、索引配置（索引本身用無叢集鏈結）用 Z 塊。關鍵洞見：鏈結配置裡每一塊要挪一部分空間放指標——由此逐項推導四個比值，再判斷叢集化對指標開銷的影響
• 第 14 題（10%）｜雙佇列非搶占排程的最佳化：一顆 CPU、非搶占，兩個佇列各 7 個工作，佇列內必須依序執行，各有到達時間與執行時間；**同佇列切換成本 W = 1、跨佇列切換成本 W\* = 3。目標是最小化最後完成時間，答案寫成 100X + 10Y + Z**。要判斷：
• (A) 是否存在多組最佳解
• (B) 是否存在對 m 與 n 的多項式時間演算法——想想這個問題的結構適不適合用某種演算法設計技巧
• (C)(D)(E) 三個係數等式

這份考卷的難點

1. 第 14 題要在考場上解一個排程最佳化問題並算出精確答案。 14 個工作、兩個佇列、跨佇列切換成本是同佇列的 3 倍，手算量極大。10 分，但可能是全卷最貴的一題。
2. 第 12(A) 題的「指令比例 ≠ 時間比例」是 Amdahl's Law 最經典的陷阱，而且後面的能量計算都要以正確的時間為基礎。
3. 第 8 題的 padding 陷阱設計得非常精巧。 要真的把數字代進去算，不能看到「插入 padding」就直覺認為衝突被解決了。
4. 第 11 題的六級管線把 MEM 拆成 MEM1／MEM2，load-use 的停頓數因此改變。習慣五級管線的人很容易算錯，而且要算兩種情境 × 兩個位置共四個數字。

準備建議

• 115 年的 60 分集中在「系統層頻寬瓶頸分析」（第 9、10 題）與能耗效率（第 12 題）。這是台大硬體從 113 年 LLM 題組延續下來的主線，116 年極可能繼續。要練的能力是：從規格表算出各階段時間 → 找出瓶頸 → 判斷哪種優化有效
• 量化與頻寬的關係：記憶體受限時，位元寬度改變對吞吐量的影響。113 第 4、7 題與 115 第 9、10 題都在考這件事
• 「剛好等於容量」的陷阱要特別小心：台大喜歡把「剛好塞滿」寫成「comfortably fits」或「eliminate all conflicts」
• 指令比例與時間比例的區分（第 12 題）是跨校共同的高頻陷阱，中央 110 第 8 題、台大 111 第 15 題、115 第 12 題都考
• 排程最佳性（第 5 題）：各種條件下的最佳演算法要整理成表
• 臨界區三性質（互斥／progress／bounded waiting）的判斷（第 6 題）要能對任一段虛擬碼逐一檢驗
• 全卷不倒扣、整題空白零分，所以每一題都要勾。即使第 14 題算不出精確值，代幾組合理的 X、Y、Z 進去試也比空白好